Цифровой сигнальный процессор 1892ВМ3Т

Микросхема сигнального процессора 1892ВМ3Т (MC-12) — это однокристальная двухпроцессорная «система на кристалле» (SOC) на базе IP-ядерной (IP — intellectual property) платформы «МУЛЬТИКОР», разработанной в АО НПЦ «ЭЛВИС». Структурная схема микросхемы 1892ВМ3Т (MC-12)
В состав 1892ВМ3Т (MC-12) входят следующие основные компоненты:

• CPU — центральный процессор на основе RISC-ядра;
• CRAM — двухпортовая оперативная память центрального процессора;
• DSP — сопроцессор цифровой обработки сигналов с фиксированной точкой;
• DMA — контроллер прямого доступа в память;
• MPORT — порт внешней памяти;
• SPORT — последовательный порт;
• LPORT — линковый порт;
• UART — универсальный асинхронный порт;
• ICACHE — кэш программ центрального процессора;
• IT — интервальный таймер;
• WDT — сторожевой таймер;
• RTT — таймер реального времени;
• CDB[31:0] — шина данных CPU;
• DDB[31:0] — шина данных DMA;
• A[31:0] — шина адреса порта внешней памяти;
• D[31:0] — шина данных порта внешней памяти;
• OnCD — встроенные средства отладки программ;
• XRAM, YRAM — памяти данных DSP;
• PRAM — память программ DSP;
• AGU — адресный генератор;
• EDBS — коммутатор внешних шин;
• IDBS — коммутатор внутренних шин;
• PCU — устройство программного управления;
• PAG — генератор адреса программ;
• PDC — программный дешифратор;
• RF — регистровый файл;
• ALU — арифметическое устройство;
• ALUCtr — управление ALU;
• XDB0-XDB3, GDB, PDB — шина данных DSP;
• XAB, YAB, PAB — адресные шины DSP;
• M, S, A, L — арифметические узлы ALU DSP.

В таблице ниже приведены основные параметры быстродействия процессора 1892ВМ3T. Сравнение с зарубежными процессорами приведено здесь.

Параметры быстродействия DSP-ядра процессора 1892ВМ3T (МС-12)

Характеристика	Значение
Пиковая производительность (в количестве арифметических операцийза 1 такт) для: — 1-битного целочисленного формата — 8-битного целочисленного формата — 16-битного целочисленного формата — 32-битного целочисленного формата — 32-битного формата плавающей точки (IEEE754)	64 18 8 5 3
Количество МАС-операций (умножение с накоплением) за 1 такт: — МАС 1*1+32, целочисленный 1-битный формат — МАС (8+j8)*(8+j8)+(32+j32), комплексный целочисленный 8-битный формат — МАС 16*16+32, целочисленный 16-битный формат — МАС 32*32+64,целочисленный 32-битный формат — MAC32*32+32, формат 32-битных данных с плавающей точкой (IEEE754)	32 2 2 1 1
Время выполнения операций с плавающей точкой расширенного формата 32e16, в тактах: — сложение — вычитание — сложение и вычитание — умножение	5 7 9 5
Нерекурсивная фильтрация, целочисленный комплексный формат (16+j16)*(16+j16)+(32+j32): — производительность, число тактов на отвод — скалярная задержка	2 2
Нерекурсивная фильтрация, комплексный формат плавающей точки: — производительность, число тактов на отвод — скалярная задержка	4 4
БПФ-1024, комплексное, 16-битный формат данных и коэффициентов, блочная плавающая точка, в тактах	11 600
БПФ-1024, комплексный формат 32-битной плавающей точки (IEEE754), в тактах	21 400
DCT-8×8, 16-битный формат данных и коэффициентов, блочная плавающая точка, в тактах	256
Декодер Витерби, на одну метрику пути, 16-битный формат, в тактах	1
БП Уолша-Адамара — 256, комплексное, 16-битный формат, блочная плавающая точка, в тактах	1 200
Деление, формат 32-битной плавающей точки, в тактах	10
Квадратный корень, формат 32-битной плавающей точки, в тактах	16
Синус, формат 32-битной плавающей точки, в тактах	18

CPU-ядро является ведущим в двухпроцессорной конфигурации микросхемы и выполняет основную программу. Для CPU-ядра обеспечен доступ к ресурсам DSP-ядра, являющегося ведомым по отношению к CPU-ядру: обмен данными CPU-ядра с ресурсами DSP-ядра выполняется по командам LOAD, STORE. Память DSP-ядра и его регистры для CPU-ядра 32-разрядные (словные), то есть состояние двух младших разрядов адреса игнорируется.
CPU-ядро управляет работой DSP-ядра, передавая ему задание (макрокоманду). Затем запускает DSP-ядро, переводя его из режима STOP в режим RUN. С другой стороны, DSP-ядро формирует следующие прерывания в CPU-ядро: программное; по переполнению стека; при выполнении команды STOP; при достижении адреса останова при исполнении программы до адреса останова или завершении требуемого числа шагов при пошаговом исполнении программы.
Внутренние интерфейсы микросхемы выполнены в соответствии со спецификацией шины AHB (Advanced High-performance Bus) архитектуры AMBA (Advanced Microcontroller Bus Architecture). Микросхема имеет следующие выводы (корпус PQFP-240):

порт внешней памяти	93
выводы управления	25
два SHARC-совместимых последовательных порта	12
четыре SHARC-совместимых линковых порта	40
порт UART	10

Центральный процессор (CPU)

• Архитектура — совместимая с MIPS32.
• 32-х битные шины передачи адреса и данных.
• Кэш команд объемом 16 Кбайт.
• Архитектура привилегированных ресурсов в стиле ядра R4000: регистры Count/Compare для прерываний реального времени, отдельный вектор обработки исключений по прерываниям.
• Программируемое устройство управления памятью: два режима работы — с TLB (Translation Look aside Buffer) и FM (Fixed Mapped), 16 строк в режиме TLB.
• Устройство умножения и деления.
• JTAG IEEE 1149.1, встроенные средства отладки программ.
• Производительность — 80 млн. оп/сек.
• Оперативная память центрального процессора (CRAM) объемом 64 Кбайт.
• 5 внешних запросов прерывания, в том числе немаскируемое прерывание (NMI).

Цифровой сигнальный процессор (DSP)

• «Гарвардская» RISC-подобная архитектура с оригинальной системой команд и преимущественно однотактным исполнением инструкций.
• SISD (Single Instructions Single Data) организация потоков команд и данных.
• Стандартный набор инструкций, процедуры обработки и пересылки совмещаются.
• 3-ступенчатый конвейер по выполнению 32- и 64-разрядных инструкций.
• Расширенные возможности по динамическому диапазону обрабатываемых данных, позволяющие обрабатывать данные в 8/16/32-разрядных форматах с фиксированной точкой, либо в одном из форматов с плавающей точкой — 24Е8 (стандарт IEEE 754) или 32Е16 (расширенный формат). Обеспечение при этом компромиссного выбора между точностью и производительностью. Аппаратные меры повышения точности и динамического диапазона (блочная плавающая точка; режим насыщения; инструкции преобразования форматов).
• Аппаратная поддержка программных циклов.
• Память программ PRAM объемом 16 Кбайт.
• Двухпортовые памяти данных XRAM и YRAM объемом 96 и 48 Кбайт соответственно.
• Пиковая производительность DSP:
  • 240 млн. оп/с 32-битных операций с плавающей точкой (IEEE 754);
  • 1440 млн. оп/с 8-битных операций с фиксированной точкой;
  • 640 млн. оп/с 16-битных операций с фиксированной точкой;
  • 320 млн. оп/с 32-битных операций с фиксированной точкой.

Порт внешней памяти (MPORT)

• Шина данных — 32 разряда, шина адреса — 32 разряда.
• Встроенный контроллер управления статической памятью типа SRAM, FLASH, ROM, а также синхронной памятью типа SDRAM.
• Программное конфигурирование типа памяти и объема ее сегмента;
• Программное задание циклов ожидания.
• Формирование сигналов выборки 4 сегментов памяти.
• Обеспечение обслуживания 4 внешних прерываний.

Периферийные устройства

• 12-канальный контроллер прямого доступа в память (DMA). 4 внешних запроса прямого доступа. Специальные режимы синхронизации. Поддержка 2-мерной и разрядно-инверсной адресации. Режим передачи Flyby, подобный реализованному в ADSP-TS201: внешнее устройство — внешняя память.
• два порта обмена последовательным кодом (SPORT) совместимые с ADSP21160 (разработка фирмы ADI).
• четыре линковых порта (LPORT) совместимые с ADSP21160. Имеется режим работы в качестве портов ввода-вывода общего назначения (GPIO).
• универсальный асинхронный порт (UART) типа 16550.
• 32-разрядный интервальный таймер (IT).
• 32-разрядный таймер реального времени (RTT).
• 32-разрядный сторожевой таймер (WDT).

Дополнительные возможности и особенности

• Узел фазовой автоподстройки частоты (PLL) c умножителем/делителем входной частоты.
• Встроенные средства отладки программ (OnCD).
• Порт JTAG в соответствии со стандартом IEEE 1149.1.
• Рассеиваемая мощность, мВт: около 1200 (максимальная); режимы энергосбережения: 700 — при неработающем DSP-ядре (режим Stop); 70 — при программном уменьшении тактовой частоты в 16 раз; 30 — при программном отключении тактовой частоты (включение тактовой частоты осуществляется по внешним прерываниям).
• Корпус: пластиковый PQFP-240.

Документация

Название документа	Дата	Размер	Скачать
Микросхема интегральная 1892ВМ3T. Руководство пользователя	15.04.2013	2,3 Mб
IBIS-модель микросхемы 1892ВМ3T (МС-12)	14.06.2007	6 Кб
Процессорное ядро RISCore32. Система команд	10.09.2012	1,1 Mб
DSP-ядро ELcore-x4. Система инструкций	11.09.2012	6,1 Mб
Микросхема интегральная 1892ВМ3Т. Габаритный чертеж	02.03.2017	171 Кб
Эмулятор USB-JTAG. Этикетка	21.11.2014	427 Кб
Отладочный модуль MC-12EM-3U. Руководство пользователя	28.11.2012	378 Кб
Отладочный модуль MC-12EM-3U. Схема электрическая принципиальная	28.11.2012	144 Кб
Библиотека алгоритмов адаптивной фильтрации для МС-12. Руководство программиста	23.05.2006	784 Кб
Библиотека элементарных функций. Руководство программиста	23.05.2006	396 Кб
Библиотека функций быстрого преобразования Фурье для MC-12. Руководство программиста	23.05.2006	438 Кб
Библиотека функций по обработке изображений для МС-12. Руководство программиста	10.04.2006	849 Кб
Применение процессоров серии «Мультикор». Обработка прерываний	09.03.2017	596 Кб
Применение процессоров серии «Мультикор». Работа с памятью. Преобразование адресов и кэширование	23.01.2015	195 Кб
Применение процессоров серии «Мультикор». Рекомендации по проектированию принципиальной электрической схемы	03.05.2018	429 Кб
Применение процессоров серии «Мультикор». Работа с каналами DMA	19.01.2017	403 Кб
Применение процессоров серии «Мультикор». Работа с портом внешней памяти общего назначения (MPORT)	25.07.2016	194 Кб
Вся документация

Средства разработки

	Отладочный модуль МС-12ЕМ-3U
	Среда разработки и отладки программ MCStudio 2 (демо). Скачать (22,4 Мбайт)
	Эмулятор MC-USB-JTAG
	ОС Linux
	Операционная система uOS
запросить	ОС жесткого реального времени QNX 6.3 (Neutrino)